1 晶振介绍

 

石英晶振是石英晶体谐振器和石英晶体时钟振荡器的统称，它是一种用于稳定频率和选择频率的电子元件，可分无源晶振和有源晶振两种类型。

 

（1） 无源晶振为Crystal（晶体）

　　

其必须借助外部的有源激励和振荡电路才能起振，振荡频率主要取决于晶体的切割方式，外部振荡电路也部分影响着振荡频率的精度。振荡电路中包含两个Trim电容，由于电容的精度一般比较低，因此即便是完全相同的电路图，振荡频率的频偏也可能存在一定的差别。

 

（2） 有源晶振Oscollator（振荡器）

　　

它是将振荡电路和晶体集成在一个封装内，加电即可输出时钟信号，频率精度较高，价格也略高。

 

2 常用的晶振的技术指标

 

（1） 基准频率：晶振在完全理想条件下的振荡频率。

 

（2） 工作电压：晶振的工作需要外部提供一定的电源电压，晶振输出的时钟信号上的噪声与电源再说紧密相关，因此在晶振器件资料上，对电源的质量有一定的要求。

 

（3） 输出电平：晶振与晶体相比，最为突出的一点就是只要上电，就直接输出时钟信号。时钟信号的电平也多种多样，支持的电平主要包括：TTL、CMOS、HCMOS、LVCOMS、LVPECL、LVDS等。在选型中，应根据所需时钟电平的种类选择相应的晶振。

 

（4） 工作温度范围：根据环境温度要求的不同，应选择对应的工作温度范围。

 

（5） 频率精度：对应不同的工作温度范围，可选择不同的频率精度。以±15ppm@-20~70℃为例，其含义是，在-20~70℃温度范围内，该晶振输出频率相对基准频率的偏差不会超过15ppm。该参数是晶振的重要参数，包含了由于温度变化、电源电压波动、负载变化等因素引起的频率偏差。

 

（6） 老化度：在恒定的外接条件下测量晶振频率，频率精度与时间之间的关系。

 

（7） 启动时间：从上电到晶振输出频率的偏差达到规定的频率精度所需要的时间。

 

（8） 时钟抖动(Jitter)：在后面内容详细介绍。

 

（9） 相位噪声：在后面内容详细介绍。

 

3 有源晶振的类型包括以下几类

 

（1） 普通封装晶体振荡器(SPXO)

 

它无温度补偿功能，也无电压控制功能，其频率特性完全取决于晶体以及外部振荡电路。标准频率为1~100MHz，频率精度最高可达±10ppm。由于SPXO不包含任何频率补偿功能，因此是晶振中精度最差的一个种类，价格低廉，通常作为微处理器的时钟器件。在PCB布局时，SPXO器件应远离发热源。

 

（2） 压控式晶体振荡器(VCXO)

 

VCXO是通过外部施加控制电压时振荡频率可调的晶体振荡器。它的特点：输出频率可以通过输入电压控制，一般控制范围为±50~±200ppm。工作原理：通过改变外加调整电压的大小，能改变容性负载CL的值，从而实现频率的调整。由于VCXO的具有振荡频率可调整的特点，所以用频率—温度稳定度来定义环境温度变化对频偏的影响。由于VCXO不具备温度补偿功能，因此在PCB布局时，VCXO器件应远离发热源。VCXO除了电源电源外，还需要控制电压，以调整输出频率，当控制电压调整为中央电压时，VCXO输出标称的基准频率。VCXO常用在锁相环电路中。

 

（3） 温度补偿晶体振荡器(TCXO)

 

TCXO是利用附件的温度补偿电路以减少环境温度对振荡频率的影响，其特点是频率精度远远高于SPXO和VCXO。工作原理：利用热敏电阻的温度敏感性，当温度变化时，热敏电阻的阻值和容性负载同时发生变化，而容性负载的变化会改变振荡频率，从而实现对振荡频率的修正。

 

（4） 恒温晶体振荡器(OCXO)

 

将晶体和振荡电路置于恒温箱中，以消除环境温度变化对频率的影响。频率精度为10-10~10-8量级。频率稳定度在四种类型振荡器中最高。

 

不同的特性决定了四种类型晶振的应用场合：如果需要设备即开即用，需选用SPXO、VCXO和TCXO。OCXO晶振需要一定的稳定时间。如果要求时钟信号较高的稳定度，推荐使用TCXO和OCXO。

 

4 时钟抖动与相位噪声

 

数字信号的各个有效边沿相对于其理想位置都存在一定的偏离，对于其中的短期性偏离（频率在10Hz以上的偏离），使用时钟抖动和相位噪声参数来定义；对于其中的长期性偏离（频率在10Hz以内的偏离），使用漂移来定义。其中漂移容易被CDR（Clock Data Recovery，时钟数据恢复电路）等模块滤除。时钟信号的质量通常用抖动和相位噪声来描述。时钟抖动和相位噪声的区别在于：时钟抖动是时域的概念；相位噪声是频域的概念。时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE）、周期抖动和相邻周期抖动。以下重点讨论周期抖动和相位噪声的关系。

　　

1、时钟抖动

 

周期抖动（JPER）是实测周期与理想周期之间的时间差。由于具有随机分布的特点，可以用峰-峰值或均方根(RMS)描述。首先定义门限VTH的时钟上升沿位于时域的TPER(n)，其中n是一个时域系统，如图1所示。JPER表示为：

 

 

其中T0是理想时钟周期。由于时钟频率固定，随机抖动JPER的均值应该为零，JPER的RMS可表示为：

 

图1 周期抖动测量

 

利用示波器的边沿触发和余辉功能，可以粗略的测量信号的抖动。使用该方法的测量并不具有实际意义。原因：（1）随着测量时间的增加，测得的抖动值将不断增加，即利用这种测量方法，无法得到确定的抖动值；（2）即使能得到确定的抖动值，这样的值对电路设计也没有任何指导意义，只能粗略判断所使用的晶振的抖动情况。

　　

2、相位噪声

　　

相位噪声：在频域上，数据偏移量用相位噪声来定义。如图2所示为典型的相位噪声曲线图。横轴代表频率，单位是Hz，纵轴代表功率谱密度，单位是dBc/Hz。

 

对于频率为f0的时钟信号而言，如果信号上不含抖动，则信号的所有功率应集中在频率点f0处，由于任何信号都存在抖动，这些抖动有些是随机的，有些是确定的，分布于相当广的频带上，因此抖动的出现将使信号功率被扩展到这些频带上。信号的相位噪声，就是信号在某一特定频率处的功率分量，将这些分量连接成的曲线就是相位噪声曲线。相位噪声通常定义为在某一给定偏移处的dBc/Hz值，其中dBc是以dB为单位的该功率处功率与总功率的比值。如一个振荡器在某一偏移频率处的相位噪声定义为在该频率处1Hz带宽内的信号功率与信号总功率的比值，即在fm频率处1Hz范围内的面积与整个噪声频率下的所有面积之比。

 

图2 信号相位噪声曲线图

 

从相位噪声曲线图可知，绝大多数抖动都集中在频率f0附近，距离f0越远的频段，抖动能量越小。

 

以下面的例子为例，说明对时钟输入的要求：

 

RMS JPER（12kHz~20MHz）：0.5ps

 

相位噪声（10~100kHz）：-120dBc/Hz

 

这实际上是两个要求，一个是要求在频段12kHz~20MHz内，均方根抖动不能大于0.5ps；另一方面要求在频段10~100kHz内，任何频点处的功率谱密度都不能超过-120dBc/Hz。

 

5 使用频谱分析仪测量相位噪声的步骤

 

（1） 在频谱分析仪上设置与被测信号频率相同的中心频率(Center Frequence)，并使被测信号靠近屏幕的左侧。

 

（2） 在频谱分析仪上设置参考电平(REF LEVEL)，略大于或等于被测载波信号的实际输出电平值。

 

（3） 在频谱分析仪上根据被测信号频率的大小设置适当的扫频宽度(SPAN)、分辨率带宽(RWB)、视频带宽(VBW)使其能显示被测信号在有效带宽内的一个或两个噪声边带。

 

（4） 用频谱分析仪分别测量载波功率PC和指定偏离载波f处的边带噪声功率Pm。也可以直接用频谱分析仪的ΔMARKER功能测出PC和Pm的差值，并记录此时的RBW。

 

（5） 对指定频偏点的单边带相位噪声按以下公式计算归一化的相位噪声值。

 

Ψ(f)=Pm/Pc-10lg1.2RBW/(1Hz)+2.5

 

如果频谱分析仪具备归一化的相位噪声计算分析测量软件，则可直接测得已经归一化的相位噪声值。

 

测试中的注意事项：

 

（1） 频谱仪的本振相位噪声应低于被测源的相位噪声。(对于有源晶振而言，该点一般都满足)。

 

（2） 频谱仪应去多次测试平均值。

 

（3） 频谱仪的分辨率带宽RBW值应尽量小。

 

6 晶振电路设计

 

有源晶振EMC标准设计电路如下：

 

 

原理图注意事项：

 

（1） 有源晶振的电源引脚最好不要直接接电源，而是通过一个磁珠后接入，这可大大降低电源噪声对时钟输出频率的影响。晶振电源的去耦电容的匹配也很重要，去耦电容一般选3个，容值依次递减。

 

（2） 有源晶振的时钟输出端串联一个小电阻，作用是为了减少信号反射，以免造成信号反射引起的信号过冲。电阻R1是预留匹配设计，可根据实验情况进行阻值调整。其具体作用如下：

 

可以减少谐波。有源晶振的输出是方波，当阻抗严重不匹配的时候将引起谐波干扰。加上串联电阻后，该电阻与输入电容构成RC电路，将方波变成正弦波。

 

可以进行阻抗匹配，减少反射信号的干扰。

 

（3）  C5是预留设计，可根据实验情况进行调整，它的作用是：与串联电阻组成RC滤波电路，减少时钟信号的过冲。

 

PCB设计注意事项：

 

（1） 耦合电容应尽量靠近晶振的电源引脚，位置摆放顺序：按电源流入方向，依容值从大到小依次摆放，容值最小的电容最靠近电源引脚。

 

（2） 晶振的外壳必须接地，可以晶振的向外辐射，也可以屏蔽外来信号对晶振的干扰。

 

（3） 晶振下面不要布线，保证完全铺地，同时在晶振的300mil范围内不要布线，这样可以防止晶振干扰其他布线、器件和层的性能。

（4） 时钟信号的走线应尽量短，线宽大一些，在布线长度和远离发热源上寻找平衡。

 

（5） 晶振不要放置在PCB板的边缘，在板卡设计时尤其注意该点。

 

 

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